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随着平面互补金属氧化物半导体（CMOS）工艺尺寸接近物理极限，晶体管发展路线图正转向通过互补场效应晶体管（CFET）实现单片三维（M3D）集成。虽然硅（Si）-CFET 已证明单片堆叠的可行性，但其可扩展性受到高热预算、掺杂扩散和对准复杂性的限制。
二维（2D）材料可提供原子级薄的半导体沟道，具有强静电特性和低温工艺兼容性，使其成为后端工艺（BEOL）兼容型 CFET 集成以及未来前端工艺（FEOL）替代的理想候选材料。
本文概述了 2D CFET 面临的挑战和前景，重点关注 2D 材料合成、n/p 型 2D 沟道工程、低电阻金属接触、可靠的栅极介质集成、FEOL/BEOL 兼容性以及 M3D 架构的互连协同设计。
此外，我们比较了不同堆叠结构的Si-CFET和2D-CFET的散热和能耗，预测了2D沟道在散热和功率效率方面具有更优的优势。这些发现表明，2D CFET是一个极具吸引力的平台，为实现埃级逻辑架构提供了一条可扩展且散热高效的途径。
简介
硅（Si）基晶体管技术长期以来一直支撑着摩尔定律，通过从平面金属-氧化物-半导体场效应晶体管（MOSFET）到鳍式场效应晶体管（FinFET）、环栅场效应晶体管（GAA FET）以及最近的互补场效应晶体管（CFET）（图1a）的连续架构创新，实现了器件密度和计算性能的指数级增长。然而，随着硅器件尺寸接近亚纳米尺度（等效长度约为0.7 nm），进一步缩小尺寸将面临材料固有的限制：由于硅/氧化物界面处表面散射增强，载流子迁移率降低；超薄氧化物中的量子力学隧穿效应导致过大的漏电和能量损失。这些挑战，加上高热预算（> 600 °C），阻碍了单片三维（M3D）集成，预示着传统硅基器件尺寸缩小的时代即将终结。
图 1：2D 互补场效应晶体管 (CFET) 技术的演变和工艺路线图。
a.从平面硅互补金属氧化物半导体 (CMOS) 到硅 CFET，最终到基于二维的 CFET 架构的扩展轨迹。超越传统的扩展方式，二维材料实现了两种关键的密度提升途径：后端工艺 (BEOL) 兼容的二维 CFET 以及最终实现全二维 CFET 单片三维系统的长期路径。b .从后端工艺兼容到全二维单片三维 (M3D) 集成的工艺重点领域，涵盖四个研究方向：二维材料合成、接触/界面工程、集成架构和电源布线。
利用二维（2D）材料是克服这一瓶颈并推动高密度集成超越硅（Si）的潜在策略。二维材料的固有特性为亚埃级时代的极端尺寸缩放提供了一种极具前景的解决方案。其原子级薄沟道，无悬空键，即使在单层结构中也能提供最佳的静电控制，而体硅器件在单层结构中无法有效缓解短沟道效应。此外，二维材料的范德华（vdW）特性可实现无缺陷的垂直堆叠，使二维CFET能够保持较高的载流子迁移率。而且，在CFET的堆叠结构中采用这些原子层可以降低器件的整体高度，从而促进超高密度二维CFET的开发并提高晶体管密度。因此，这种由材料驱动的从硅到二维CFET的转变对于延续摩尔定律以及满足未来工艺级集成对性能和功耗的严格要求具有吸引力。
二维CFET在下一代逻辑系统中的实际应用仍面临诸多材料和工艺方面的挑战。实现n型/p型性能的平衡需要针对各种二维材料进行精确的掺杂控制、接触工程和功函数优化。由于二维材料表面化学惰性且无悬空键，实现无缺陷的超薄高介电常数材料仍然是一项重大挑战。此外，晶圆级制造、二维堆叠的对准、稳健的层间介质隔离以及与后端工艺（BEOL）兼容的互连集成对于实现可重复且可扩展的M3D集成至关重要。满足这些要求需要低温合成、界面工程、原子级工艺控制和电路级协同设计等方面的广泛进步，这表明二维CFET的可行性不仅是一个材料问题，更是一个集成和系统级挑战。
本文对二维CFET技术进行了全面研究，重点阐述了其在连接M3D集成中先进的GAA结构方面的重要性。我们概述了二维CFET的关键挑战和潜在解决方案，重点关注二维材料合成、n型/p型二维沟道工程、低电阻金属接触、稳定的栅极介质集成、前端/后端工艺兼容性以及M3D结构的互连协同设计。此外，我们利用热有限元法 (FEM) 仿真分析了不同堆叠结构的 Si-CFET 和 2D-CFET 的散热和能耗，证明了 2D 沟道在热效率和功率扩展方面的优势。最后，这项工作为可扩展、节能且可靠的非硅计算提供了路线图，重点介绍了 M3D 架构中所有 2D CFET 的近期和中长期发展路径，标志着埃级晶体管时代的到来。
二维 CFET M3D 集成工艺挑战
二维材料最初因其基础特性和柔性/传感应用而受到关注，如今已迅速发展成为极具潜力的逻辑集成沟道材料。晶圆级合成、界面工程和电子均匀性方面的最新进展，使其从新兴材料跃升为下一代晶体管的可行技术。早期的研究主要集中在前端工艺（FEOL）集成，其中二维半导体（包括MoS2、WS2、WSe2和Bi2O2Se）取代了传统的硅沟道。然而，高温生长和复杂的转移工艺限制了其可扩展性和与现有制造流程的兼容性。
如今，研究重点已转向后端工艺（BEOL）和单片三维（M3D）集成，这得益于二维材料在低温（≤400°C）下的可加工性。直接在预制CMOS晶圆上生长或转移二维材料，可实现逻辑层上逻辑（Logic on Logic）和存储器层上逻辑（Memory on Logic）的集成，标志着工艺流程从横向前端工艺（FEOL）缩放转向纵向后端工艺（BEOL）缩放。二维材料不存在面外悬空键合，且具有超薄几何结构，这进一步促进了垂直集成和层间连接，从而提高了二维CFET架构的面积效率。如图1a右侧所示，与后端工艺兼容的二维CFET通过垂直堆叠提高了集成密度，最终过渡到全二维架构将进一步显著提高密度，实现真正的材料驱动型密度提升。
图1b概述了推进与后端工艺兼容的二维CFET以及进一步发展全二维M3D架构所需的工艺挑战。该转型取决于三个主要方面：(i) 高质量二维半导体的低温晶圆级合成；(ii) 实现低接触电阻 (Rc) 和稳健栅极耦合的接触和介电界面工程；(iii) 结构设计；以及 (iv) 实现可靠的垂直堆叠和热管理的布线。
虽然与后端工艺 (BEOL) 兼容的二维 CFET 依赖于成熟的低温生长技术（例如，等离子体增强化学气相沉积 (PECVD)、金属有机化学气相沉积 (MOCVD)、原子层沉积 (ALD)）在非晶态 BEOL 介电材料上生长，但全二维架构提出了更为严格的要求。为了使二维材料能够作为与硅相当的高性能前端工艺 (FEOL) 沟道，它们必须展现出类似外延的结晶性。此外，合成的二维薄膜必须表现出对后续层间通孔 (ILV： interlayer via) 形成和金属化步骤相关的热应力和机械应力的工艺耐受性和机械稳定性。
对于与后端工艺 (BEOL) 兼容的器件，主要关注点在于通过无缺陷金属接触来最小化电阻 Rc，并通过优化原子层沉积 (ALD) 介质和与二维绝缘体集成来降低等效氧化层厚度 (EOT：equivalent oxide thickness)。机械鲁棒性在所有二维结构中都至关重要。界面粘附工程对于抑制超薄二维层的剥离至关重要，尤其是在 ILV 刻蚀和化学机械抛光 (CMP) 引起的高机械应力下。Schram 等人报道了由于二维材料与介质在 CMP 工艺高机械应力下的结合力较弱，导致 WS2从底层 SiO2 剥离。在电学方面，实现可靠、高良率的阈值电压 (VTH：threshold-voltage) 可编程性对于堆叠式二维 n/p FET 的平衡 CMOS 操作至关重要，这通常需要利用原子层介质或工程化的界面偶极子。
在集成架构方面，二维CFET需要精心的结构设计，以确保电气和热隔离，并在BEOL高度限制内实现可靠的垂直堆叠。随着集成向全二维单片系统发展，统一的二维系统架构的开发需要重新定义工艺设计套件（PDK），以适应材料和层相关的变化。此外，原子层蚀刻（ALE）在实现原子级结构形成方面发挥着至关重要的作用，它能够精确控制栅极、沟道和垂直互连，从而最大限度地提高面积效率和器件密度。
最后，采用背面供电网络（BSPDN）对于BEOL集成工艺至关重要，它可以释放BEOL空间用于二维器件堆叠。随着集成向全二维M3D架构发展，需要将BSPDN与平面二维金属互连相结合的混合布线结构，以实现跨多个二维层的节能信号分配和供电。
可扩展二维半导体的增长策略
早期二维复合场效应晶体管（2D CFET）的演示主要集中在实现垂直堆叠、电隔离的n型和p型晶体管。这可以通过两种主要方法实现：在工艺和热约束条件下，直接在后端互连层上合成二维材料（图2a）；或者将已生长的二维薄膜进行层转移（图2b）。总的来说，这两种策略都需要在大面积上制备高质量的薄膜。
图 2：用于 CFET 应用的 2D 半导体直接生长和集成的策略和指标
a、b 示意图展示了通过直接生长和转移高质量薄膜实现二维材料的 M3D 集成。c、d 示意图展示了直接生长过程，涵盖单成核和多成核生长策略，并阐述了畴生长演化为可扩展薄膜的过程。e–h 展示了高温可扩展生长策略，包括阶梯引导生长 (e)、化学气相沉积 (CVD) 中的参数控制生长 (f)、可控前驱体通量 CVD 生长 (g) 和亚同构生长 (h)。i–l 展示了与后端工艺 (BEOL) 兼容且可扩展的生长策略，例如改进的金属有机化学气相沉积 (MOCVD) (j)、受限 CVD (i)、等离子体增强 CVD (PECVD) (k) 和原子层沉积 (ALD) (l)。m 展示了二维材料在任意衬底上的典型转移过程。n、o 示意图分别突出了高效的剥离策略和改进的支撑层去除方法。 p 蜘蛛网图基准测试了不同生长方法的可扩展性、晶体质量、均匀性、成本、生长速率和后端工艺兼容性。q 文献中报道的代表性技术的生长面积与生长温度的关系图，包括 CVD、MOCVD、外延、PECVD 和 ALD。
二维材料的直接生长（图 2c）是通过气相成核（vapor-phase nucleation）实现的，形成single domain 或multiple isolated domains，这些domains随后聚结成连续薄膜。为了获得高结晶度和可扩展的薄膜，需要抑制成核、加快domains生长速度并优化domains取向以最大程度地减少晶界（图 2d），这最终决定了薄膜是多晶还是单晶。具体而言，用于 CFET 的直接合成面临两个根本挑战。首先，获得单晶薄膜通常需要外延生长，这限制了衬底的选择，并且与 M3D 集成不兼容，因为 M3D 集成需要在多晶或非晶绝缘层上沉积。其次，前驱体的高蒸气压或解离能，加上高能量消耗的反应动力学，需要更高的生长温度，超过了 400°C 的 BEOL 兼容性极限，这可能会损坏集成晶圆上的底层器件。
人们已经广泛探索了各种自下而上的生长技术用于晶圆级二维材料的合成。然而，只有少数方法能够同时兼顾可扩展性、高晶体质量、低温加工以及在规模-成本-性能方面具备商业化潜力。单晶薄膜的外延生长是通过单向二维畴的聚结实现的，而这又取决于生长衬底的晶体结构。在诸如Al₂O₃(0001)或Au(111)等高对称性晶体衬底上进行气相生长（如CVD、MOCVD和分子束外延(MBE)）时，由于成核路径简并，通常会导致孪晶或取向错误的畴。相比之下，通过表面工程获得的高指数衬底具有较低的对称性和规则排列的原子台阶边缘（图2e），这打破了反平行畴成核能的简并性，并作为成核的定向模板，从而能够形成单向排列的畴，实现无缝拼接，最终实现晶圆级单晶生长。除了表面工程之外，生长参数（例如高衬底温度和合适的先驱体比例）对畴的取向也具有显著影响（图 2f）。尽管外延策略能够实现优异的结晶度，但其可扩展性有限（< 2 英寸）、生长温度高以及工艺环境苛刻等缺点，使其更适合基于转移的集成，而非直接生长。
对于工业规模化而言，CVD 和 MOCVD 已成为制备大面积多晶薄膜最可行的方法。在 CVD 中，通过选择合适的先驱体化学成分、优化流动以及使用盐添加剂或芳香族分子作为成核促进剂来调控气相通量，已显著提高了薄膜的均匀性和可重复性。然而，固态先驱体 CVD 中常见的到达速率限制机制，以及金属氧化物的升华和上游耗尽，都会阻碍可重复性。近期的策略侧重于维持过渡金属和硫族元素前驱体的稳定和局部供应，采用的方法包括过渡金属箔、金属前驱体封装的二氧化硅纤维或氧化石墨烯（GO）纳米多孔结构以及可控的硫族元素单体进料（图 2g）。特别是，最近在 12 英寸非晶 Al2O3 晶圆上上成功制备了单层 MoS2（图 2g），这得益于对前驱体通量和衬底工程的精确控制，重新激发了 CVD 的应用潜力。
MOCVD 使用可独立输送的气态前驱体，从而在生长过程中更好地控制分压、金属与硫族元素的比例以及总压。这种精确的通量控制有助于维持低过饱和度，有利于逐层生长动力学和单层选择性。然而，尽管 MOCVD 即使在非晶衬底上也能进行规模化生产，但大多数策略需要高温，限制了其与后端工艺的兼容性。
近年来，一些研究展示了改进的 MOCVD 方法，可以在保持晶体结构的同时降低生长温度。例如，通过独立调节金属与硫族元素的通量比并维持富硫族元素气氛，已分别在接近 350 和 450 °C 的温度下生长出单层 MoS2和 WSe2。前驱体化学也起着决定性作用：例如，将 Mo(CO)6 与二甲硫醚共注入可生成在极低温度下分解的活性中间体，从而在约 150 °C 的温度下于聚合物和玻璃基底上生长单层 MoS2。此外，如图 2i 所示，通过使用两个独立的炉区将前驱体分解和反应与薄膜生长解耦，可以最大限度地减少寄生反应，并精确控制到达基底的活性物质，从而在 300 °C 下实现晶圆级单层生长。此外，使用碱性促进剂（NaCl）可进一步将生长温度降低至 250 °C，但会降低薄膜质量，影响器件应用。简而言之，气相前驱体控制、低温分解和新型反应器设计使得 MOCVD 成为从实验室合成到晶圆级制造的天然桥梁。
除了单步气相合成之外，两步法（即先对非晶态金属或二维层进行硫化或硒化）能够实现可扩展的成核控制，但由于晶粒随机排列，所得薄膜通常仍为多晶结构。最近报道的一种利用石墨烯模板的亚生长法（hypotaxy）已在非晶态或晶格失配的衬底上制备出晶圆级单晶二维薄膜（图2h），尽管该方法仍需高温处理。尽管如此，亚生长法为采用基于等离子体增强化学气相沉积（PECVD）的硫化或硒化方法作为低温合成的潜在途径提供了有价值的指导。
随着沟道长度接近纳米尺度，直接生长纳米级单晶沟道无需进行剧烈的刻蚀工艺，从而具有显著优势。近期，一种利用受限沟槽边缘异质成核的受限CVD方法（图2j）实现了精确的沟道定位和晶体结构控制。Kim等人将这种生长方法扩展到与BEOL工艺兼容的温度范围，实现了CFET器件的无缝单片集成。此外，诸如PECVD和ALD（图2k和l）等与BEOL工艺兼容的技术，由于其固有的低工艺温度、优异的可扩展性和在半导体行业的广泛应用，尤其引人注目。然而，这些方法通常会导致纳米级晶粒尺寸，进而造成较低的迁移率和富含陷阱的晶界，因此需要采用诸如激光退火或取向引导方法（如亚同构生长）等结晶度增强策略，才能达到与先进电子应用兼容的性能水平。
尽管直接生长具有诸多优势，但低温生长条件下可实现的结晶度有限，因此必须采用可扩展的转移策略来实现CFET集成。图2m展示了一种转移工艺：首先在生长好的二维薄膜上涂覆支撑层（例如PMMA、PDMS或金属），然后将其剥离，转移到CFET模板上，最后去除支撑层。迄今为止，大多数大面积CFET集成研究都依赖于基于聚合物的湿法转移，特别是PMMA，因为其工艺简单且与晶圆级兼容。然而，剧烈的化学剥离和聚合物残留通常会降低沟道完整性和界面质量，导致器件性能不稳定和良率低。干法转移技术利用支撑层（例如聚碳酸丙烯酯、热释放胶带或金属）、二维材料和目标衬底之间的粘附力差异，可以获得更洁净的界面。然而，范德华粘附力难以按需调节，因此，机械损伤和繁琐的支撑层去除步骤限制了其在高密度CFET架构中的应用。
无蚀刻剂剥离技术的创新，例如使用水溶性牺牲层，可以减轻化学损伤，但仍受限于薄膜均匀性和可扩展性。另一方面，虽然毛细力辅助剥离利用了二维材料/蓝宝石界面处的亲水/疏水差异，但高水表面张力和较长的释放时间会导致表面缺陷，因此需要进一步优化以确保与CFET的兼容性。为了最大限度地减少支撑层污染，人们已经探索了低残留聚合物（例如聚苯乙烯、聚乙烯醇、醋酸纤维素、松香和石蜡）以及冰，但如何在大面积上实现足够的机械强度仍然是一个挑战。
近年来，一些进展，例如静电排斥辅助转移（图 2n）和界面工程化的生长基底，实现了更清洁、可控的剥离。同样，牺牲中间层（例如硒或铋）以及可通过紫外光照射或激光照射调节粘附力的功能性聚合物支撑层，为无污染地去除支撑层提供了有前景的途径（图 2o）。人们还探索了采用绝缘支撑层（例如 BCB 粘合剂（图 2n）或聚丙烯腈）的新方法，其中支撑层在转移后得以保留。然而，这些永久性层的存在可能会给后续的 CFET 加工带来挑战。
尽管取得了这些进展，但目前尚未有完全可靠的工艺能够同时确保晶圆级无损伤剥离、无残留释放以及CFET级别的对准精度。除了沟道转移之外，将层转移扩展到金属触点和高介电常数材料也为改善CFET堆叠中的接触电阻和介电界面提供了一条可行的途径。然而，垂直堆叠器件的套刻精度和对准容差仍然是主要的瓶颈。最终，开发全自动且可扩展的自对准转移平台对于实现足够高的重复性、良率和吞吐量至关重要，从而能够证明CFET的成本效益比是合理的。
最后，图2p以蜘蛛网图的形式比较了各种生长技术在结晶度、均匀性、可扩展性、生长速率、成本和BEOL兼容性方面的差异，并突出了它们各自的优势和局限性。图2q进一步总结了主要研究，分析了不同方法的生长温度和可实现的薄膜尺寸之间的关系。这些对比表明，传统的高温外延技术虽然能够制备单晶二维材料，但仍受限于衬底选择和热预算。相反，诸如PECVD或ALD等可扩展的低温方法虽然具有工业可行性，但往往会牺牲晶体质量。介于这两种极端情况之间，MOCVD能够精确控制前驱体，保证晶圆上的均匀性，并可调控反应区，从而将前驱体分解与薄膜生长解耦，实现与后端工艺（BEOL）的兼容性。
展望未来，前驱体化学、气相反应工程和新型反应器设计的持续进步，以及取向引导亚生长、两步法激光退火籽晶层、CVD或MOCVD中的混合等离子体辅助反应动力学工程和模板引导生长等创新策略，有望在接近后端工艺兼容的温度下，在介电和非晶表面上可扩展地合成前端工艺（FEOL）质量的二维薄膜，从而实现可替代硅的二维CFET。
可扩展二维CFET器件的改进策略
尽管二维材料的选择性合成策略取得了显著进展，但仍存在一些关键挑战阻碍其在高性能电子器件中的实际应用。图3将重点转向合成后的调控，展示了二维材料在满足下一代器件应用严苛要求方面的能力。基于此，三个关键方向成为性能优化的决定性因素。首先，对二维沟道层进行结构和化学调控可以提高薄膜质量和载流子传输性能。其次，需要精心设计接触界面，特别是金属-半导体界面处的费米能级钉扎，因为金属诱导能隙态（MIGS）会限制载流子的有效注入。第三，采用化学相容的栅极绝缘层和界面层对于稳定器件运行和确保材料无缝集成至关重要。
图 3：可扩展 2D CFET 的器件改进策略，包括沟道、金属接触和介电界面
示意图展示了最先进的二维沟道改进技术。(a) 等离子体处理；(b) 钝化；(c) 氧修复；以及 (d) 应变工程，用于高性能场效应晶体管(FET)的二维沟道。示意图展示了最先进的二维场效应晶体管金属-二维界面工程技术，旨在降低接触电阻，实现高质量的欧姆接触。(e) 超洁净的范德华(vdWs)接触，该接触是通过在单层MoS2和WSe2上直接蒸发10 nm In与Au形成的。In原子和S/Se原子之间的范德华间距分别为2.4 Å和2.94 Å，表明In被轻柔地沉积在单层上。(f) 采用边缘接触结构制造的二维场效应晶体管，有助于形成欧姆接触，从而实现亚10 nm栅长器件。电荷通过共价键直接从金属层注入到二维材料中。g 半金属Bi-二维接触的横截面视图。虚线区域显示了Bi-二维界面处的差分电荷密度（红色，带正电状态；蓝色，带负电状态）。半金属Bi-MoS2（dSpacing_MoS2 = 3.4 Å）接触表现出零肖特基势垒高度和接近量子极限的低接触电阻（123 Ω μm）。h 在二维场效应晶体管（FET）接触上进行表面选择性Y掺杂，可实现金属缓冲层接触，从而表现出接近量子极限的接触电阻。i 最先进的二维/高介电常数栅堆叠集成方法，包括三甲基铝（TMA）“浸泡”处理的中间层、准/混合范德华晶格籽晶层、等离子体改性表面和二维原生氧化物。
二维沟道性能提升策略
基于等离子体的表面工程已成为一种调控二维半导体表面成分和抑制外在缺陷态的有效途径，从而增强其电子性能（图 3a）。通过钝化空位和低损伤表面清洁，等离子体处理可以显著提高器件的重复性和稳定性。例如，低能量的 O₂/Ar (1:3) 等离子体处理可以在 MoS₂上诱导形成二维 MoOₓ 层，该层可以钝化硫空位 (Vs) 并屏蔽电荷散射核心，从而抑制缺陷引起的性能退化，并实现载流子迁移率的精细调控。类似地，等离子体工程已被证明能够有效改善新兴 p 型沟道（例如元素碲 (Te)）的电学特性。低温 Ar 等离子体处理可以提高 Te 沟道的结晶度，同时将表面粗糙度降低约 30.6%，并将费米能级向价带顶移动。这种重新分布增强了p型传输，使导通电流提高了约20倍，同时亚阈值摆幅（SS）较未处理的器件降低了约51%。此外，等离子体辅助改性对CVD生长的单层WS2表现出显著优势，其中Ar等离子体预处理可去除界面污染物和弱结合吸附物。这种清洁作用降低了WS2金属界面处的肖特基势垒高度，从而促进了更高效的载流子注入。
钝化在抑制二维材料的本征缺陷和减轻外在扰动方面起着至关重要的作用，从而保持其本征特性，提高器件的性能、稳定性和机械可靠性（图3b）。此外，钝化促进的缺陷修复过程可以进一步放大这些优势，从而提高长期可靠性（图3c）。采用三氟甲烷磺酰亚胺 (TFSI) 基酸处理法对单层 MoS2 中的硒空位 (Vs) 进行氢化和钝化。在原子尺度上，TFSI 处理使空位附近的配位不足的 Mo 位点弛豫，从而减轻局部应力集中，否则这些应力集中会引发裂纹萌生。因此，静态疲劳和循环磨损可靠性分别提高了约 2 倍和 10 倍，有效抑制了过早失效。
钝化方法也被推广到典型的 p 型半导体，例如 WSe2 和元素 Te。在 WSe2 中，硒空位 (VSe) 特别容易形成。因此，采用了一种巧妙的技术，即使用铝掺杂氧化锌 (AZO) 钝化层作为氧库，使氧阴离子能够取代 Seo 位点上的空位。氧的引入消除了缺陷引起的带隙中间态，并抑制了载流子散射。因此，WSe2 FET 的空穴迁移率高达 ~ 100 cm2 V−1 s−1。对于 Te 而言，沉积 ALD 生长的 Al2O3 钝化层可实现超越简单封装的协同化学-机械增强效果。Al2O3 前驱体三甲基铝 (TMA) 是一种强还原剂，可去除残留氧物种并将 TeO 和 TeO2 相转化为均匀的多晶 Te 薄膜。同时，Al2O3 和 Te 之间的热膨胀系数不匹配会在 Te 晶格内产生拉伸应变，促进晶粒合并和长程结构有序化。这些化学和应变介导效应共同显著改善了结晶度和电子传输特性。
应变工程利用二维半导体的机械柔性，在沟道内实现局部定制的应变场，从而实现对器件性能的空间选择性调控（图 3d）。通过将 MoS2 共形层压到热扫描探针光刻 (T-SPL) 定义的正弦纳米形貌上，实现了应变工程，结果表明，该方法能够在保持界面完整性的同时，赋予器件稳定的多轴拉伸应变。这种方法可以调节 K 谷和 Q 谷的分布，抑制谷间电子-声子散射，即使在约 1% 的相对较小的拉伸应变下，也能获得高达 185 cm2 V−1 s−1的高迁移率。此外，通过等离子体增强化学气相沉积 (PECVD) 在 350 °C 下沉积 SiNx覆盖层，表明可以在器件制备后引入机械应变。值得注意的是，随着沟道长度的减小，中心区域的局部应变状态会转变为拉伸形变。这种拉伸应变降低了导带 K 谷，有效地降低了肖特基势垒高度和 Rc，而受力覆盖层施加的机械下压则缩小了范德华间隙，增强了界面电子隧穿。
源漏接触工程
范德华接触提供了一种可扩展的二维场效应晶体管（2D FET）降低接触电阻的方法，它消除了传统金属化过程中产生的界面反应和损伤（图 3e）。在单层 MoS2上轻度蒸镀 In/Au 电极可形成原子级精确的 2.4 Å 范德华间隙，且无明显界面物质，从而使单层器件的接触电阻 Rc达到 3 kΩ µm，少层器件的接触电阻Rc达到 800 Ω µm，且迁移率超过 150 cm2 V−1 s−1。在 WS2和 WSe2上，基于 In 的接触也观察到了类似的范德华间隙（2.9 Å）和性能趋势。在 MoS286 上 CVD 生长的二维 Cd 电极展现出 70–100 Ω μm 的低电阻 Rc、942 μA μm−1 的导通电流密度 Ion、超过 108 的 Ion/Ioff 比以及 160 cm2 V−1 s−1的高迁移率。通过降低费米能级钉扎效应，范德华接触能够实现功函数控制的肖特基势垒调制，并适应 400°C 的 BEOL 工艺温度。
边缘接触是解决二维 FET 中传统顶部接触结构根本局限性的有效方法（图 3f）。这种结构通过建立共价键合界面最大限度地缩短了载流子注入距离并减轻了费米能级钉扎效应，这对于垂直堆叠的纳米片和 CFET 器件尤为有利。等离子体辅助刻蚀工艺，例如氩气或SF6/O2等离子体刻蚀，能够产生洁净且高反应活性的边缘，同时最大限度地减少氧化和聚合物残留。随后在高真空环境下沉积金属，可形成欧姆接触，如MoS2边缘接触场效应晶体管(FET)所展现的线性I-V特性所示。这些器件实现了Rc ≈ 1 kΩ µm和更低的肖特基势垒高度，从而实现了高于400 µA µm的离子电流密度(Ion)。结果验证了边缘接触工程对于获得满足先进CFET尺寸缩放标准的低电阻、高性能二维器件至关重要。
在金属-二维半导体结中，金属-绝缘体界面(MIGS)会带来额外的限制，它会引入能垒并显著增加接触电阻，从而降低电流传输能力。解决二维FET中这一限制的一种潜在方法是采用半金属接触（图3g）。半金属在费米能级处几乎不具有态密度，因此降低了导带相关的MIGS。费米能级位于导带底附近，有利于高效的欧姆注入<。Bi和Sb通常是典型的半金属，在单层二维场效应晶体管（2D FET）中表现出这种机制。各种二维场效应晶体管，例如MoS2、WS2和WSe2，均表现出零或接近于零的肖特基势垒高度、超过108的Ion/Ioff比以及线性I-V特性。最低的Rc超过42 Ω µm，同时保持Ion > 1.2 mA µm-1。密度泛函理论 (DFT) 计算表明，这种优异的性能归因于金属-二维界面处的窄隧穿势垒，以及导带排列带来的更高简并电子密度和更低的薄层电阻。理论与实验结果的强相关性验证了无势垒传输，并将半金属接触定位为一种可扩展的方法，用于实现超低电阻二维电子器件，适用于未来的 CFET 集成。
另一种引人入胜的金属化技术是在二维场效应晶体管（2D FET）接触中进行表面选择性钇（Y）掺杂，从而形成超薄金属缓冲层，该缓冲层展现出接近量子极限的接触电阻（图3h）。掺入Y掺杂剂可部分取代MoS2表面的S原子，从而将额外的电子注入晶格。密度泛函理论（DFT）计算表明，该过程在能量上是有利的，仅需1.42 eV的形成能，并且能够在界面处形成简并掺杂的MoS2。当Y掺杂量约为8%时，费米能级升高，使MoS2的功函数（2.8 eV）降低到低于本征2H-MoS2的电子亲和势（4.3 eV），从而促进欧姆取向。此外，Y 将 2H 到金属的转变势垒从 1.57 eV 降低到 0.34 eV，从而在 BEOL 兼容的温度范围内实现了显著的金属化。该方法在两英寸晶圆上制造了自对准的 10 nm 沟道长度 MoS2 FET，其 Rc 为 69 Ω µm，总电阻为 235 Ω µm，Ion 为 1.22 mA µm-1，弹道比（ballistic ratio）为 79%，跨导为 3.2 mS µm-1，突显了 Y 诱导金属接触在 M3D 系统中实现先进 2D 逻辑的制造可行性和可扩展性。
高介电常数栅极介质集成
在M3D架构中实现二维逻辑的另一大挑战在于超薄高介电常数介质与二维半导体的集成。根据国际器件与系统路线图（IRDS）报告，到2031年，等效氧化层厚度（EOT）和电容等效厚度（CET）应分别小于0.5 nm和0.9 nm。栅极介质必须具备超过10 MV 的击穿电场（Ebd）、较大的带隙以及足够的能带偏移，以防止量子隧穿并降低栅极漏电流密度。
传统的原子层沉积（ALD）法生长的氧化物，例如HfO2和Al2O3，在具有无悬空键表面的二维沟道上成核困难，导致均匀性差和界面陷阱密度（Dit）高。这促使人们开发了栅堆叠界面工程技术（图 3i），例如无机中间层、准/混合范德华晶格（vdWs）籽晶层、等离子体或臭氧改性二维表面以及二维原生氧化物生长。有机分子层（如苝四羧酸二酐(perylene-tetracarboxylic dianhydride）和无机Sb2O3）能够在保持沟道完整性的同时实现介电层的稳定生长，并展现出范德华缓冲功能。两步原子层沉积（ALD）方法，包括三甲基铝（TMA）浸泡籽晶层和低温氧化，能够提高介电层的均匀性和界面完整性。
近年来，准范德华晶格和混合范德华晶格籽晶介电层取得了显著进展，其漏电流低于0.01 A cm-2，亚阈值摆幅（SS）低于70 mV dec-1，满足了开关效率和漏电流阈值的必要条件。高介电常数材料，例如基于CaF₂和HfO₂的复合材料，为在BEOL兼容的热限制（≤400°C）内实现亚1nm等效氧化层厚度（EOT）提供了可扩展的解决方案。尽管取得了这些进展，但实现晶圆级均匀性、晶体规整性和阈值电压稳定性仍然是一个巨大的集成挑战。未来二维CFET在M3D架构中的应用将依赖于低温、无缺陷且与CMOS兼容的介电工艺，这些工艺能够确保有效的栅极控制、高良率并降低层间静电干扰，从而促进垂直堆叠的二维逻辑电路的实现，并提高其能效和可扩展性。
二维材料在CFET中的几何集成
基于近期二维CFET架构的工程进展，包括高质量合成、接触优化和界面工程，下一个关键问题是：这种二维沟道平台能否真正取代硅，成为先进逻辑器件中的主流选择。除了概念验证之外，技术替代还需要在静电特性、工艺温度、接触电阻和晶圆级良率等方面实现定量兼容。近期研究表明，二维沟道可以满足这些指标，同时保持堆叠晶体管层的结构和电学完整性。
原子级薄的平面二维沟道通过保持较小的静电特征长度和呈现无悬空键的表面，从而抑制了亚10纳米栅极长度下的短沟道效应，减少了界面缺陷和迟滞现象。随着沟道和堆叠层厚度的减小，器件高度和寄生电容也随之降低，从而在给定驱动电流下提高了工作频率。此外，单层二维材料即可作为亚纳米级扩散阻挡层，实现比传统TaN更薄、更有效的阻挡层。减薄阻挡层/衬垫层可以恢复有效导体宽度，并降低后端互连线和通孔电阻。在器件技术路线图中，随着重点从横向尺寸缩小转向功能尺寸缩小和垂直集成，这些特性使二维材料成为持续尺寸缩小的可靠沟道材料。
已证实，CFET 或 3D 堆叠 FET (3DS FET) 的实现方法是：在 ≤ 400 °C 的温度下直接生长单晶二维沟道，然后逐层堆叠，无需转移，从而实现 BEOL-over-FEOL 集成。这种方法既能保持底层器件的完整性，又能实现清洁的、垂直排列的晶体管层，且在与 BEOL 兼容的热预算范围内25。其关键在于几何约束，即使在非晶氧化物上也能形成单晶核，从而获得单晶薄膜，并在无需转移的情况下形成上层沟道。由此产生的清洁范德华界面和低热预算可防止下层器件的性能退化，同时允许晶体管的垂直排列。如果将转移工艺作为备选方案，则应通过转移后封装和低损伤原子层沉积 (ALD) 来减轻残留物、褶皱和微裂纹等变异源。双栅平面堆叠结构能够实现类似GAA的控制，抑制亚阈值摆幅（SS）、漏极感应势垒降低（DIBL）以及栅极长度（Lg）≤ 5 nm时的关态电流密度Ioff。虽然降低等效氧化层厚度（EOT）通常会增加寄生电容，但超薄二维沟道和堆叠结构能够最大限度地减少这种影响。同时，无悬空键界面降低了迟滞和阈值电压（VTH）漂移，从而提高了晶圆级平均性能。从工艺角度来看，将低损伤原子层沉积（ALD）与稳健的封装（例如ALD-Al2O3或氟碳涂层）相结合，可以阻挡吸附物并控制热负荷和等离子体负荷。
从接触、极性和性能的角度来看，图4a-d展示了如何满足前端工艺（FEOL）的要求。 WSe2 具有低钉扎因子，因此仅通过选择金属功函数即可在大范围内调节肖特基势垒高度，从而无需高温离子注入即可形成源/漏极（例如，对比 WSe2-Pt 和 WSe2-Ti）。MoS2 (nMOS) – WSe2 (pMOS) 对即使在亚纳米沟道厚度下也支持互补型 CMOS 操作，并且与 BEOL 工艺 ≤ 400 °C 的预算兼容。在性能指标方面，采用双层/双栅结构的具有 Au 电极的多晶 MoS2 器件的离子电流密度 Ion ≈ 1.55 mA μm-1，并且在sub-10 nm 沟道厚度下仍能保持约 100 cm2 V-1 s-1的载流子迁移率，超过了该范围内典型的 Si 值（约 10 cm2 V-1 s-1）。实际目标包括 Rc ≤ 1–3 kΩ μm，接触电阻 (ρc) ≤ 10−8–10−9 Ω cm2，SS ~ 65–75 mV dec−1，DIBL ≤ 80 mV V−1。
图 4：用于 M3D 集成的 2D CFET 的垂直 CMOS、互连缩放和原子层工程方法
M3D集成垂直CMOS和逻辑电路：(a)垂直CMOS阵列的n型和p型MOS晶体管转移特性，(b)垂直CMOS反相器的电压转移特性，其中插图和蓝色方框分别表示电压增益曲线和噪声容限。(c)对8英寸晶圆上的底部接触FET进行统计分析，以及(d)对200毫米晶圆上良率>99%且σ分布紧密的FET进行统计分析。逻辑器件互连尺寸缩小和结构挑战。(e)采用双镶嵌铜互连结构，石墨烯盖层直接位于铜表面（Gr/Cu，左）或位于石墨烯下方的选择性钴盖层上（Gr/Co/Cu，右）。(f)在室温下获得的Ru/缺陷MoS2/SiO2/Si样品的透射电子显微镜(TEM)图像。 g 采用更薄的TaSx阻挡层/衬垫层与铜的示意图，在更窄的互连线中观察到更显著的性能提升。使用单层高质量TaSx薄膜可以进一步大幅降低电阻。原子层沉积（ALD）和原子层蚀刻（ALE）技术在M3D集成中的可扩展性。h 半镶嵌互连工艺的示意图。互连结构和电路图的示意图：（i）阻挡层/衬垫层将金属互连线与层间介质隔开，以及（j）由无底阻挡层形成的结构，以实现金属互连线之间的直接接触。
为了证明晶圆级均匀性和良率，晶体管的性能指标应在大规模阵列上取平均值，而不是单个“明星器件”。图 4c 和 4d 显示，在 200 mm 晶圆上实现了 > 99% 的良率和紧密的 σ 分布，VTH、Ion/Ioff、薄层电导和迟滞宽度均较小。标准化工艺流程，包括底部接触、控制金属高度和转移残留物管理，可以抑制芯片间的差异。这使得可以根据晶圆统计数据讨论 PDK 就绪情况，并支持设计-工艺闭环，例如，将 Rc 的累积分布函数直接与电路规格匹配。在短期内，多晶二维 FET 为 BEOL 背板提供了一条切实可行的途径；在中长期，基于单晶生长的层将自然地扩展到垂直 CMOS。
此外，BEOL 接触金属线宽正接近电子平均自由程增大；因此，金属电阻率急剧上升，衬垫和势垒进一步缩小了有效导体宽度。由此，导线延迟和功耗主导了系统性能，而缩短导线长度并使各层器件更紧密排列的CFET结构成为合理的架构解决方案。二维材料通过结合≤400°C的工艺兼容性、超薄沟道中的强静电特性以及亚纳米级势垒功能，支持这一方向，从而实现垂直方向上的互补逻辑。其结果是降低了Rc延迟、降低了导线能耗并减小了内部通孔电阻，使器件级和工艺级的性能提升与系统级瓶颈的缓解相一致。
二维材料结合了四个直接满足前端工艺（FEOL）需求的特性，并在高度微缩节点上提供与先进硅材料相当或更优的性能：(i) 具有强静电特性的原子级薄沟道；(ii) 低温兼容的接触和极性工程；(iii) 在非晶衬底上生长单晶的能力；以及 (iv) 本征亚纳米级势垒。功能方面，这些特性共同将晶体管尺寸缩小到超过约 12 nm 的硅极限，即使在 5-7 nm 以下的栅极长度下也能保持设计裕量。当与基于生长的 M3D 技术结合用于 CFET 制造时，这些特性可以缩短互连线，并缓解线材能耗和延迟瓶颈，从而使器件级性能提升与系统级改进保持一致。在兼容性和可制造性方面，低成本单晶生长和双栅、GAA 等效静电特性确保了前端工艺 (FEOL) 的定量兼容性。低温接触工程和互补 CMOS 极性表明，性能和可制造性可以在同一工艺窗口内共存。200 mm 衬底上的晶圆级数据（包括良率和均匀性图）表明，可以基于制造平均值而非单个器件的性能来论证，从而支持 PDK 的就绪性以及设计-工艺闭环。
在集成路径上，一条务实的采用路径正在形成：近期推出的多晶 2D FET 可实现后端工艺 (BEOL) 兼容的 CFET。在现有生产线内实现背板和传感器-逻辑共集成，预计将在接触电阻降低、栅堆叠稳定性以及低热预算下的晶圆级均匀性方面取得关键突破；中长期来看，单晶低温生长和先进的原子级工艺控制应能支持垂直堆叠的CMOS层，从而实现逻辑叠加集成。从长远来看，潜在的全二维CFET架构面临着巨大的集成挑战。全二维结构的CFET由多个弱耦合的范德华界面组成，这些界面的整体不稳定性可能会在BEOL工艺中造成相当大的可靠性问题。由于相邻二维层之间的层间剪切强度固有地较低，范德华界面处的热循环、等离子体暴露、污染、分层和应变会逐渐损害界面完整性，尤其是在高密度堆叠系统中。
由于二维材料具有极高的表面积/体积比，界面粘附能对环境暴露尤为敏感，因此这一挑战可能十分显著。先前的研究表明，范德华表面的粘附能会在暴露于空气中数分钟内迅速下降，这是由于空气中的污染物和水分被吸附所致；而剥离前的预冷处理可以延缓这种退化。
此外，当多个二维层垂直排列时，由于层间机械耦合的累积减弱，界面劣化可能会出现在连续的范德华边界处。尽管二维半导体因其原子级厚度和优异的静电特性在理论上对M3D集成具有吸引力，但实际的堆叠结构必然会产生多个界面。因此，界面工程对于在保持电完整性的同时降低寄生电容和变异性至关重要。此外，通用层间材料和高介电常数材料的进步可以与化学和物理性质不同的二维通道无缝集成。将HfSe2作为范德华前驱体进行转移，随后通过等离子体氧化生成HfO2，已证实能够消除界面能隙态产生的陷阱态，同时保持原子级平整且原始的范德华界面。逐层稳定化技术能够增强层间耦合，为在后端工艺兼容的条件下提高全二维CFET结构中范德华界面的可靠性提供了一种可行的方法。
就前端工艺而言，二维材料提供了一个确定性且易于制造的平台，在应对关键集成挑战方面明显优于其他低维替代方案，例如碳纳米管（CNT）阵列。此外，通过低温加工、垂直堆叠和强静电控制等多种手段的结合，二维材料为后硅时代高密度逻辑器件的实现提供了一条可靠的途径。
表 1 列出了决定前端工艺 (FEOL) 可行性的关键制造和器件指标：热预算、静电控制（通过等效氧化层厚度 EOT）、接触电阻 (Rc) 和比接触电阻 (ρc)、对准/密度可控性、载流子极性工程、迟滞/陷阱、非晶衬底上的单晶生长以及沟道堆叠在互连尺寸缩减中作为阻挡层/衬垫的能力。“当前”反映了传统硅 CMOS、碳纳米管（代表其他低维材料）和二维逻辑工艺的现状；“目标”列出了与后端工艺 (BEOL)/M3D 集成相一致的切实可行的中短期目标。
表 1：硅 CMOS、一维碳纳米管和二维沟道平台关键前端工艺 (FEOL) 指标的定量比较
二维互连和后端工艺集成在二维CFET架构中的应用
传统的后端工艺互连通常由铜线和TaN/Ta阻挡层-衬垫堆叠构成，随着器件尺寸接近5纳米以下节点，其尺寸缩放已达到极限。铜的高扩散性以及TaN/Ta有限的厚度要求（约2-3纳米）导致导电体积的大幅损失和线路电阻的增加。尽管原子层沉积（ALD）技术有助于沉积更薄的TaN薄膜，但由于这些材料固有的三维特性，实现亚纳米级共形性仍然具有挑战性。这些限制直接制约了二维CFET的可扩展性，因为在严格的热预算下，层间延迟和功率损耗取决于后端工艺的性能。因此，原子级薄的二维材料提供了一种极具吸引力的替代方案，它能够在最小的体积损失和完全兼容后端工艺的情况下提供强大的扩散阻挡能力。例如，石墨烯已在与后端工艺兼容的温度（< 400 °C）下选择性地自限制沉积在 300 mm 晶圆上，从而形成超薄铜覆盖层（图 4e）。引入薄钴层（Gr/Co/Cu）可显著提高电迁移稳定性，活化能达到约 1.03 eV，并降低线路电阻（图 4e）。
二维扩散阻挡层，例如 MoS2 和 h-BN，已展现出卓越的铜阻挡强度。在 400 °C 下使用 MOCVD 直接在介电层上合成的单层 MoS2可提供亚纳米级的共形覆盖，并在时间依赖性介电击穿 (TDDB) 测试中显著提高介电耐久性。在Ru互连中，MoS2薄膜可抑制Si扩散至700°C，从而在实际应用温度下保持低电阻和良好的附着力（图4f）。在Nb掺杂的MoS2薄膜（厚度2.8 nm）中观察到掺杂引起的电阻增加，其表现出均匀的特性和增强的介电击穿电阻（在7 MV cm-9下> 12,500 s）。此外，已采用无等离子体MOCVD技术在BEOL兼容温度下合成晶圆级WS2，从而提供可提高线路导电性的扩散阻挡层。
TaSx等转换型阻挡层进一步推进了这一发展方向。通过将传统的Ta衬垫硫化成二维层状相，TaSx既可用作薄衬垫又可用作扩散阻挡层，从而在小型互连中提高铜的体积分数（图4g）。这种高效的堆叠结构相对于传统的TaN/Ta双层结构降低了线路电阻。这些进展共同表明，原子级薄材料能够为下一代后端互连提供必要的扩散抑制、粘附性、厚度可扩展性和低温加工性能。上述特性直接满足了M3D 2D CFET架构的垂直堆叠和层间隔离需求，从而使后端互连的改进与器件级可扩展性保持一致。
ALD 和 ALE 工艺在前端工艺 (FEOL)、后端工艺 (BEOL) 和 M3D 中的可扩展性
原子层工艺的可扩展性贯穿整个半导体堆叠层，从而实现二维 CFET 的制造，从前端工艺 (FEOL) 到后端工艺 (BEOL) 再到关键的接触界面，连接了这两个区域。在前端工艺 (FEOL) 中，ALD 能够在高深宽比 CFET 腔体内部以亚纳米级精度共形沉积高介电常数栅极介质、功函数金属、间隔层和扩散阻挡层。
ALE 通过纳米片释放、栅极修整和腔体定义，以原子级保真度对这些步骤进行补充。在后端工艺 (BEOL) 中，ALD 有助于生长用于先进互连的超薄扩散阻挡层、衬垫层和封装层，而使用 ALE 进行直接金属蚀刻则是实现下一代互连结构所必需的，该结构在半镶嵌工艺中具有精确的轮廓控制和低表面损伤（图 4h）。此前，化学机械抛光 (CMP) 曾用于金属平坦化，但划痕、腐蚀和颗粒污染等问题会降低器件的可靠性。原子层蚀刻 (ALE) 基于其自限制特性，提供了一种无需浆料且能抑制缺陷的替代方案，可确保对钴 (Co) 和钌 (Ru) 等低电阻金属进行均匀平滑的蚀刻。在前端工艺 (FEOL) 和后端工艺 (BEOL) 的交界处，由于尺寸缩小和接触电阻增大，接触区域已成为主要的微缩瓶颈。无底阻挡层形成通过去除通孔底部的扩散阻挡层来降低互连电阻，同时保持侧壁保护（图 4i、j）。实现这种选择性的阻挡层去除需要原子层精度：原子层沉积 (ALD) 形成超薄的共形扩散阻挡层，然后 ALE 以高选择性去除底部部分。 ALD 和 ALE 共同建立了一个统一的原子层处理框架，确保了 FEOL、BEOL 和接触区域的可扩展性，从而在 M3D 架构中实现可靠且可制造的 2D CFET 集成。
二维CFET架构的热阻和功率密度
为了进一步评估二维CFET在材料生长和电集成之外的物理可行性，我们对基于硅和二维的CFET结构进行了对比热仿真。为了系统地比较两种不同CFET的热特性，我们采用热有限元法（FEM）仿真对器件进行建模。硅基和二维CFET结构均被建模为垂直堆叠的n-FET/p-FET反相器，如图5所示。为了解决二维器件制造中已知的挑战，二维CFET模型包含一个支撑层以缓解界面和悬浮问题，以及一个C型接触结构以降低源漏接触电阻。我们保持其余材料相同，以便将热分析重点放在CFET的结构材料和沟道材料上。仿真的详细参数列于表2。分析重点关注有源区，其目标电流为240 µA（所有沟道堆叠的总电流，约达到1000 µA µm-1），电压偏置遵循节点122。为了便于比较，所有结构的沟道间距（TSP）均保持在14 nm。主要热源位于漏极附近的沟道区域一半，此处电压降和功率损耗最大。总功率（P）由漏源电压（VDS）乘以沟道电流（ID）计算得出。根据缩放关系，16 nm沟道的VDS设置为0.6 V，5 nm沟道的VDS设置为0.4 V。仿真中所用材料的热导率列于表2。模拟了四种不同的情况，以评估材料选择、缩放和堆叠密度之间的权衡。表3列出了结构参数和热模拟的数值结果。
图 5：散热、能耗与传统硅器件的比较以及器件可靠性
具有不同堆叠结构和沟道长度的硅基CFET和二维CFET结构。a. 沟道长度为16 nm的4层堆叠硅基CFET反相器。它由垂直堆叠的p型（底部）和n型（顶部）纳米片组成，沟道厚度为6 nm，中间由介质隔离层隔开。为清晰起见，省略了隔离氧化层。b. 沟道长度为5 nm的5层堆叠二维CFET反相器，采用1 nm厚的二维沟道（p型为WSe2，n型为MoS2）。c. 沟道长度为5 nm的4层堆叠二维CFET结构。d. 沟道长度为16 nm的4层堆叠二维CFET结构。e. 二维CFET中n型沟道的放大横截面图，详细展示了夹在1 nm支撑层之间的1 nm厚MoS2沟道。图f展示了半导体器件中源漏偏置电压VDS与沟道长度之间的标度关系。图中显示，随着沟道长度的缩短，VDS减小。在本模拟中，我们分别模拟了VDS = 0.6 V和VDS = 0.4 V的情况。热图描绘了各种CFET结构中上层nFET层内由自加热引起的温度分布，包括：(g) Si CFET（4层堆叠，16 nm沟道长度），(h) 2D CFET（4层堆叠，5 nm沟道长度），(i) 2D CFET（4层堆叠，16 nm沟道长度），以及(j) 2D CFET（5层堆叠，5 nm沟道长度）。颜色梯度表示晶格温度（单位为开尔文），显示了堆叠沟道中局部热点的形成。
表2 仿真中使用的器件尺寸和导热材料参数
表3 不同堆叠结构和沟道长度的Si CFET和2D CFET的关键热性能指标比较
仿真结果表明，由于热传导路径的原因，CFET结构中的最高温度（ΔTMax）出现在最顶层的n-FET中。硅衬底作为主要散热器，但最顶层的器件与其物理距离最远。来自顶层n-FET的热量需要经过复杂的热传导路径，依次穿过下方的p-FET、低导热系数的中间介质绝缘层（MDI）层等。这种高阻热传导路径对顶层器件形成热隔离，从而导致热点的出现。因此，由于器件的几何结构缺陷，该区域会积累大量的热量。
为了理解散热效率，我们采用热阻（Rth,Max = ΔTMax / P）这一指标，其中P表示功耗。它由器件结构和热源尺寸决定。Rth值越高，表示散热效率越低。评估指标汇总于表 3。当沟道长度从 16 nm 缩减至 5 nm 时，由于二维材料的原子级薄特性，发热体积减小。这种耗散功率的局限导致功率密度急剧增加。如此高的热量集中在极小的区域内会形成热瓶颈，使得热量难以向外扩散。这表现为热源处的固有 Rth 值升高。本质上，器件的单位功率耗散效率降低。因此，即使 2D 5S5L 在给定尺寸下具有额外的堆叠结构来分配功率，其最大 Rth,Max 值仍高于 Si CFET (Si 4S16L)。
然而，Rth 的增加并非影响器件温度分布的唯一因素。为了确保在如此短的沟道长度下可靠运行，必须降低 VDS。在我们的模拟中，VDS 从 16 nm 器件的 0.6 V 降低到 5 nm 器件的 0.4 V。由于 P = VDS × ID，VDS 的降低导致器件的总功率 P 降低，如表 3 所示。因此，最终的结温升高是由 Rth 和 VDS 这两个因素的综合影响决定的。其结果是最终温升高 (ΔTMax) 比仅由二维 CFET 的高 Rth,Max 所预期的要小。未来应进一步研究二维沟道-介质界面处的热边界电阻 (TBR)，因为它会影响二维 CFET 的整体热性能。沟道和介质之间较弱的范德华键合以及声子谱的失配可能会引入额外的散热电阻。因此，最小化 TBR 是确保未来二维器件热稳定性的关键研究领域。
二维CFET中的自热和可靠性问题
自热导致的高温直接影响器件的可靠性。在二维CFET中，较短的沟道需要更低的电压（0.4 V 对比 0.6 V），与预期相比，可降低功耗并降低温升20-30%。这有可能缓解热载流子注入（HCI）。然而，研究表明，某些二维材料体系中的能带偏移小于Si/SiO₂界面，且内部电场可能更高，这可能会抵消上述效果，并可能增加HCI的脆弱性。此外，介质沉积过程中残留的氢对沟道的化学修饰会产生新的缺陷。在硅器件中，偏置温度不稳定性（BTI）主要由Si/SiO₂界面悬空键处的电荷俘获引起。虽然理论上原子级完美的二维材料不存在此类悬空键，但它们可能存在新型缺陷，或者容易在与沉积介质的界面处发生俘获。这些缺陷的性质和对 2D CFET 中 BTI 的影响仍然是一个开放的研究领域。
结论
将二维材料与CFET架构相结合，是推动晶体管尺寸进一步缩小至埃级时代的一项重大进展。尽管仍处于早期阶段，但原子级薄材料能够提供更优异的静电控制，并兼容低温制造工艺，使其适用于前端工艺（FEOL）和后端工艺（BEOL）逻辑电路。可制造的二维CFET需要晶圆级单晶生长、平衡的n型/p型性能、超低接触电阻、共形栅堆叠工程以及混合互连布线设计等方面的进步。在系统层面，与硅基CFET相比，二维CFET具有更低的功耗和更优异的热性能。
短期内（3-5年），预计主要进展将体现在与后端工艺兼容的二维CFET实现方面，包括用于逻辑堆叠的堆叠式二维FET、在后端工艺热约束条件下保持接触和栅堆叠的稳定性，以及利用原子层沉积（ALD）/原子层增强（ALE）技术实现可扩展制造的几何控制。晶圆级均匀性、良率和变异性控制对于M3D技术的发展至关重要，而互连和电源传输网络与垂直堆叠的2D FET的协同设计则可带来立竿见影的系统级优势。在中长期（5-10年）内，全2D CFET架构的成功实施仍然取决于解决一些根本性挑战，例如前端工艺级晶圆级单晶生长、堆叠层级间精确的阈值电压控制，以及对原子级薄沟道和范德华界面热边界电阻和可靠性的深入理解。PDK的重新定义和精确的电路-器件协同优化对于充分利用全2D逻辑至关重要。
总之，预计2D CFET将被视为一个逐步集成的平台，从后端工艺集成过渡到全2D逻辑。二维材料独特的材料和结构特性，可以通过这种渐进式发展，为未来三维M3D中的逻辑、存储和传感技术提供节能且可扩展的基础。
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